1 第1章 基本知识
1.1 进制转换（带过程）▶
⭐必考重点：二进制与八进制/十六进制之间的分组转换法是最常考内容，务必掌握3位一组（八进制）和4位一组（十六进制）的对应关系。
二进制 ↔ 八进制（3位一组）
| 二进制 | 000 | 001 | 010 | 011 | 100 | 101 | 110 | 111 |
|---|---|---|---|---|---|---|---|---|
| 八进制 | 0 | 1 | 2 | 3 | 4 | 5 | 6 | 7 |
例：二进制 (10111010.011)2 → 八进制
- 以小数点为界，整数部分从右向左3位一组，小数部分从左向右3位一组
- 分组：整数
10 111 010（不足左侧补0→010 111 010），小数011 - 查表：010→2, 111→7, 010→2, 011→3
- 结果：(272.3)8
二进制 ↔ 十六进制（4位一组）
| 二进制 | 0000 | 0001 | 0010 | 0011 | 0100 | 0101 | 0110 | 0111 |
|---|---|---|---|---|---|---|---|---|
| 十六进制 | 0 | 1 | 2 | 3 | 4 | 5 | 6 | 7 |
| 二进制 | 1000 | 1001 | 1010 | 1011 | 1100 | 1101 | 1110 | 1111 |
|---|---|---|---|---|---|---|---|---|
| 十六进制 | 8 | 9 | A | B | C | D | E | F |
例：二进制 (10111010.011)2 → 十六进制
- 以小数点为界，整数从右向左4位一组，小数从左向右4位一组
- 分组：整数
1011 1010，小数0110（不足右侧补0） - 查表：1011→B, 1010→A, 0110→6
- 结果：(BA.6)16
十进制 ↔ 二进制
- 整数部分：除2取余，逆序排列。直到商为0。
- 小数部分：乘2取整，顺序排列。直到小数部分为0或达到精度。
例：(25.625)10 → 二进制
整数25：25÷2=12余1 → 12÷2=6余0 → 6÷2=3余0 → 3÷2=1余1 → 1÷2=0余1 → 逆序：11001
小数0.625：0.625×2=1.25 → 0.25×2=0.5 → 0.5×2=1.0 → 顺序：101
结果：(11001.101)2
1.2 原码 / 反码 / 补码▶
⭐必考：给定真值，写出原码、反码、补码（含整数和小数）。注意正数三码相同，负数才需要转换。
// 设机器字长为 n+1 位（含1位符号位）
【整数】
原码：符号位 0/1 + 数值的二进制（n位）
反码：正数=原码；负数=符号位1 + 数值位按位取反
补码：正数=原码；负数=反码+1 (即 [X]补 = [X]反 + 1)
【小数】
原码：符号位 . 数值的二进制（n位）
反码：正数=原码；负数=符号位1 + 数值位按位取反
补码：正数=原码；负数=反码+2-n
【补码→真值】
若符号位=0（正数）：直接按权展开
若符号位=1（负数）：先求补码的补码（取反+1），再加负号
例：真值 X = -13，机器字长8位
// |X| = 13 = (1101)₂，补齐7位：0001101
[X]原 = 1 0001101 // 符号位1表示负
[X]反 = 1 1110010 // 数值位逐位取反
[X]补 = 1 1110011 // 反码末位+1
⚠️易错：补码再取补等于原码。即 [[X]补]补 = [X]原。另外，补码中 100...0 表示最小负数 -2n，它没有对应的原码。
1.3 BCD码（8421 / 2421 / 余3码）▶
⭐考试重点：牢记三种BCD码的完整编码表，尤其在设计与分析题中会用到。
| 十进制 | 8421码 | 2421码 | 余3码 |
|---|---|---|---|
| 0 | 0000 | 0000 | 0011 |
| 1 | 0001 | 0001 | 0100 |
| 2 | 0010 | 0010 | 0101 |
| 3 | 0011 | 0011 | 0110 |
| 4 | 0100 | 0100 | 0111 |
| 5 | 0101 | 1011 | 1000 |
| 6 | 0110 | 1100 | 1001 |
| 7 | 0111 | 1101 | 1010 |
| 8 | 1000 | 1110 | 1011 |
| 9 | 1001 | 1111 | 1100 |
💡记忆技巧：8421码即二进制。2421码0-4与8421相同，5-9=8421码+6(0110)。余3码=8421码+3(0011)，是一种无权码。
1.4 格雷码（Gray Code）▶
二进制 → 格雷码：
Gi = Bi+1 ⊕ Bi // 最高位保留：Gn = Bn
格雷码 → 二进制：
Bi = Bi+1 ⊕ Gi // 最高位保留：Bn = Gn
例：二进制 1011 → 格雷码
B3=1, B2=0, B1=1, B0=1
G3 = B3 = 1
G2 = B3 ⊕ B2 = 1⊕0 = 1
G1 = B2 ⊕ B1 = 0⊕1 = 1
G0 = B1 ⊕ B0 = 1⊕1 = 0
结果：格雷码 = 1110
💡格雷码特点：相邻两个编码之间只有一位不同（单位距离码）。常用于卡诺图的变量排列顺序（00→01→11→10）。
1.5 奇偶检验码▶
奇检验：在信息位后加一位检验位，使得整个码字中"1"的个数为奇数。P = D1⊕D2⊕...⊕Dn⊕1
偶检验：在信息位后加一位检验位，使得整个码字中"1"的个数为偶数。P = D1⊕D2⊕...⊕Dn
⚠️奇偶检验仅能检测奇数个错误，不能检测偶数个错误，且不能纠错。属于最简单的检错码。
2 第2章 逻辑代数
2.1 8大基本定理 & 德·摩根定律▶
⭐默写级别：所有公式必须烂熟于心，尤其是德·摩根定律。
| # | 定理名称 | 公式 |
|---|---|---|
| 1 | 0-1律 | A+0=A, A·1=A, A+1=1, A·0=0 |
| 2 | 重叠律 | A+A=A, A·A=A |
| 3 | 互补律 | A+A'=1, A·A'=0 |
| 4 | 还原律 | (A')' = A |
| 5 | 交换律 | A+B=B+A, A·B=B·A |
| 6 | 结合律 | (A+B)+C=A+(B+C), (AB)C=A(BC) |
| 7 | 分配律 | A(B+C)=AB+AC, A+BC=(A+B)(A+C) |
| 8 | 德·摩根定律 | (A+B)' = A'·B' , (A·B)' = A' + B' |
⚠️德·摩根推广：(A+B+C+...)' = A'·B'·C'... 和 (A·B·C...)' = A'+B'+C'... —— 即"与变或，或变与，变量均取反"。
2.2 代数化简法（并项/吸收/消去/配项）▶
⭐注意：代数化简不能使用卡诺图，必须写出代数推导过程。
【并项法】 利用 AB + AB' = A(B+B') = A
例：ABC + ABC' = AB(C+C') = AB
例：A(BC)' + ABC = A((BC)'+BC) = 错误！应为 A·1 = A
正确：A(B⊕C)' + A(B⊕C) = A((B⊕C)'+(B⊕C)) = A·1 = A
【吸收法】 利用 A + AB = A 及 A + A'B = A + B
例：AB + ABD + ABF = AB(1+D+F) = AB
例：A + A'BC = A + BC
【消去法】 利用 AB + A'C + BC = AB + A'C // 冗余项可消去
例：AB + A'C + BCD = AB + A'C // BCD是冗余项
【配项法】 利用 A + A' = 1 或 A·1 = A
例：F = AB + A'C + BC
= AB + A'C + BC(A+A') // 配项 (A+A')=1
= AB + A'C + ABC + A'BC
= AB(1+C) + A'C(1+B)
= AB + A'C
综合例题：化简 F = AC + ABC' + BC + AB'C
- AC + ABC' + BC + AB'C
- = AC + ABC' + B'C + ABC' （第二个ABC'为AB'C的笔误，实际重组项）
- 重组：AC + AB'C + ABC' + BC
- = AC(1+B') + ABC' + BC = AC + ABC' + BC
- = AC + BC(A'+A) + 利用分配律...最终化简结果取决于具体项
2.3 反演规则 & 对偶规则▶
【反演规则（Complement）】
· ↔ + 0 ↔ 1 原变量 ↔ 反变量
关键：保持原式的运算顺序不变（括号结构不变）
例：F = AB + CD
→ F' = (A'+B')(C'+D') // 注意加括号保持顺序
【对偶规则（Dual）】
· ↔ + 0 ↔ 1 （变量不取反！）
关键：保持原式的运算顺序不变
例：F = AB + CD
→ FD = (A+B)(C+D) // 变量不取反
⚠️常见错误：求反演时忘记加括号。例如 F=A+B+C 的反演应为 F'=A'·B'·C' 而非 A'·B'·C'（恰好相同），但对于 F=AB+CD，反演F'=(A'+B')(C'+D') 必须有括号，写成 A'+B'·C'+D' 就错了。
2.4 卡诺图化简（必考）▶
⭐高频考点：卡诺图化简几乎是必考题。需掌握填图、圈质蕴含项、必要质蕴含项、SOP和POS两种形式、无关项处理。
卡诺图排列规则（格雷码顺序）
| 变量数 | 排列 |
|---|---|
| 2变量 | 00, 01, 11, 10 |
| 3变量 | AB\C: 00, 01, 11, 10 × 0, 1 |
| 4变量 | AB\CD: 00, 01, 11, 10 × 00, 01, 11, 10 |
化简步骤
- 根据逻辑函数（最小项表达式或真值表）在卡诺图对应格子中填1
- 圈出所有质蕴含项（prime implicant）：能圈2n个相邻1的最大圈
- 找出必要质蕴含项（essential prime implicant）：至少包含一个"只被此圈覆盖的1"的圈
- 覆盖所有1，取最简结果（圈数最少，圈尽可能大）
- 写出与或式（SOP）：每个圈对应一个乘积项（变量=1取原变量，=0取反变量，消去的变量不出现）
SOP vs POS
SOP（与或式）：圈1 → 写出F的与或表达式
POS（或与式）：圈0 → 写出F'的与或表达式 → 再用德·摩根求F的或与表达式。或者圈0后直接写出每个圈对应的"和项"（变量=0取原变量，=1取反变量），最后相与。
无关项（Don't Care）处理
卡诺图中用 × 或 d 表示无关项。圈的时候可以当成1来圈（有利于化简），也可以不圈。最终表达式中无关项不会出现。
例：F(A,B,C,D) = Σm(0,2,5,6,7,8,9,10,11,13,14,15)
4变量卡诺图，按格雷码排列。圈出所有质蕴含项后取最小覆盖。此处省略填图过程——考试中必须画出完整的卡诺图并正确圈出每个圈。
💡考试技巧：画卡诺图时先用铅笔填入1和d，再用不同颜色的圈标注每个质蕴含项。必要质蕴含项用双线圈或加粗标注。最后写出表达式后，最好用代数法验证一下。
3 第3章 集成门电路与触发器
⚠️跳过：3.1 集成电路分类、3.2 半导体开关特性 —— 不在考试范围内。
3.3 逻辑门电路（TTL / OC / 三态 / CMOS）▶
| 门类型 | 特点 | 关键参数/用途 |
|---|---|---|
| TTL与非门 | 输入级多发射极晶体管，输出级推拉式（totem-pole） | VOH≥2.4V, VOL≤0.4V; 扇出系数NO |
| OC门（集电极开路） | 输出级集电极开路，需要外接上拉电阻RL | 可实现线与（wired-AND）；驱动高电压/大电流负载 |
| 三态门（TSL） | 输出有三种状态：0, 1, 高阻态(Z) | 用于总线（bus）结构；多个三态门分时占用总线 |
| CMOS门 | NMOS+PMOS互补结构，静态功耗极低 | VDD范围宽；输入阻抗极高；噪声容限大 |
⭐OC门线与：多个OC门输出直接相连，共用同一个上拉电阻RL，只有当所有OC门输出都为高电平时，总线才为高电平。逻辑上等效于"与"运算。
⚠️普通TTL门输出不能直接并联（会烧毁），只有OC门和三态门可以。
3.4 触发器（全部必背！考试不提供功能表）▶
⭐最高频考点：所有触发器的功能表、特征方程、激励表必须滚瓜烂熟。考试不提供任何表格！
（1）与非门构成的基本RS触发器
| S | R | Q | 说明 |
|---|---|---|---|
| 0 | 0 | 禁止 | Q和Q'均为1，不满足互补关系 |
| 0 | 1 | 1 | 置1（Set） |
| 1 | 0 | 0 | 置0（Reset） |
| 1 | 1 | 保持 | 保持原状态 |
特征方程：Q(n+1) = S + R'·Q(n)
约束条件：S + R = 1 // 即 S·R=0，不能同时为0
（2）或非门构成的基本RS触发器
| S | R | Q | 说明 |
|---|---|---|---|
| 0 | 0 | 保持 | 保持原状态 |
| 0 | 1 | 0 | 置0（Reset） |
| 1 | 0 | 1 | 置1（Set） |
| 1 | 1 | 禁止 | Q和Q'均为0，不满足互补关系 |
特征方程：Q(n+1) = S + R·Q(n)
约束条件：R·S = 0 // S和R不能同时为1
⚠️区分记忆：与非门RS——00禁止，置1用低电平(S=0)；或非门RS——11禁止，置1用高电平(S=1)。注意与非门特征方程中R是R'（取反）。
（3）D触发器
特征方程：Q(n+1) = D
// 最简单：输出跟随输入D，在时钟有效沿到来后更新
（4）JK触发器
| J | K | Q(n+1) | 说明 |
|---|---|---|---|
| 0 | 0 | Q(n) | 保持 |
| 0 | 1 | 0 | 置0（同步复位） |
| 1 | 0 | 1 | 置1（同步置位） |
| 1 | 1 | (Q(n))' | 翻转（Toggle） |
特征方程：Q(n+1) = J·(Q(n))' + K'·Q(n)
（5）T触发器
| T | Q(n+1) |
|---|---|
| 0 | Q(n)（保持） |
| 1 | (Q(n))' （翻转） |
特征方程：Q(n+1) = T ⊕ Q(n)
（6）触发器激励表（必须背）
| Q(n)→Q(n+1) | D触发器 | JK触发器 | ||
|---|---|---|---|---|
| D | J | K | ||
| 0→0 | 0 | 0 | × | |
| 0→1 | 1 | 1 | × | |
| 1→0 | 0 | × | 1 | |
| 1→1 | 1 | × | 0 | |
💡激励表记忆法：D触发器的D就等于目标状态Q(n+1)。JK触发器：0→0时J=0，0→1时J=1，1→0时K=1，1→1时K=0；×表示"任意"（0或1均可）。
3.4 触发器转换（D↔JK, JK↔T, D↔T）▶
⭐常见考题：用D触发器实现JK触发器功能，用JK触发器实现D/T触发器功能。方法：令目标触发器的特征方程等于源触发器的特征方程。
D → JK 转换
令 D = Q(n+1) = J·(Q') + K'·Q
// 即在D触发器的输入端增加组合逻辑电路，使 D = J·Q' + K'·Q
电路：J和Q'接与门，K'和Q接与门，两个与门输出接或门，或门输出接D。
JK → D 转换
令 Q(n+1) = D = J·Q' + K'·Q
比较系数得：J = D, K = D'
// 将D接J，D'（反相后）接K
JK → T 转换
令 Q(n+1) = T⊕Q = J·Q' + K'·Q
由 T⊕Q = T·Q' + T'·Q 得：J = T, K = T
// J和K都接T即可，即T触发器是JK触发器J=K=T的特例
D → T 转换
令 D = Q(n+1) = T⊕Q
// 在D触发器输入端加一个异或门，输入为T和Q，输出接D
4 第4章 组合逻辑电路
4.1 分析方法 & 设计方法▶
分析步骤（电路→功能）
- 根据逻辑电路图，逐级写出每个门的输出表达式
- 化简逻辑表达式（代数法或卡诺图）
- 列出真值表
- 根据真值表归纳逻辑功能
设计步骤（需求→电路）
- 分析设计要求，确定输入变量和输出变量
- 列出真值表
- 由真值表写出逻辑表达式（最小项之和）
- 化简逻辑表达式
- 选择门电路类型，画出逻辑电路图
无关项在设计中的应用
某些输入组合在实际中不会出现（约束条件），或输出可以为任意值（don't care）。在真值表和卡诺图中用 × 或 d 表示，化简时可灵活利用来简化电路。
例：设计一个4位二进制码→格雷码转换电路
- 输入：B3B2B1B0（4位二进制码）
- 输出：G3G2G1G0（4位格雷码）
- 公式：G3=B3, G2=B3⊕B2, G1=B2⊕B1, G0=B1⊕B0
- 电路：3个异或门即可实现
4.2 险象（竞争 - 冒险）▶
⭐必考概念：区分"竞争"和"险象"，掌握静态险象的代数判断法和卡诺图判断法。
【基本概念】
竞争：门电路两个输入信号同时向相反方向跳变的现象（有时间差）
险象：竞争在输出端产生不应有的尖峰脉冲（glitch）
【静态险象】
静态1险象：输出本应保持1，但出现短暂的低电平脉冲
静态0险象：输出本应保持0，但出现短暂的高电平脉冲
注意：动态险象（输出跳变过程中出现多次翻转）不在此考试范围内。
代数法判断静态险象
在某种输入条件下，表达式可化简为 X + X' 形式 → 存在静态1险象。
在某种输入条件下，表达式可化简为 X · X' 形式 → 存在静态0险象。
例：判断 F = AB + A'C 是否存在险象
当 B=C=1 时，F = A·1 + A'·1 = A + A' → 存在静态1险象
（当A从1→0跳变时，A'从0→1跳变有延迟，导致短暂出现A和A'都为0的时刻，F产生负尖峰）
卡诺图法判断静态险象
在卡诺图中，若两个质蕴含项相切（相邻但不重叠），则存在险象。
💡"相切"指两个圈有相邻的格子但不属于同一个圈。在卡诺图上直观表现为两个圈"接壤"但无交集。
险象消除方法
| 方法 | 原理 | 特点 |
|---|---|---|
| 加冗余项 | 在表达式中增加冗余的乘积项（卡诺图中增加冗余圈覆盖相切处） | 最常用，不增加硬件延迟 |
| RC滤波法 | 在输出端加RC低通滤波器，滤除窄脉冲 | 增加延迟，降低速度 |
| 选通法 | 用选通脉冲控制输出仅在信号稳定后读取 | 需要额外的时序控制 |
例：消除 F = AB + A'C 的险象
增加冗余项 BC：F = AB + A'C + BC
当 B=C=1 时，BC=1，即使A变化，输出始终=1，消除了险象。
5 第5章 同步时序逻辑电路
5.1 Mealy型 vs Moore型▶
| 特性 | Mealy型 | Moore型 |
|---|---|---|
| 输出函数 | Z = f(X, S) // 输出=f(输入, 现态) | Z = f(S) // 输出=f(现态) |
| 输出时机 | 输入变化立即影响输出 | 输出仅在状态变化时改变 |
| 状态图表示 | 输出标在转移箭头上：X/Z | 输出标在状态圈内：S/Z |
| 状态数 | 通常较少 | 可能需要更多状态 |
⭐考试中需要能区分两种模型，并在状态图/状态表中正确标注输出。
状态图和状态表
状态图：圆圈表示状态，有向箭头表示状态转移。箭头上标注 输入/输出（Mealy）或仅标注输入，输出在状态圈内（Moore）。
状态表：行=现态，列=输入组合。表格内容=次态/输出。
5.2 分析步骤 & 设计步骤▶
分析步骤（电路→功能）
- 从电路图写出：各触发器的激励方程（驱动方程）和电路的输出方程
- 将激励方程代入触发器的特征方程，得到各触发器的次态方程
- 由次态方程和输出方程列出状态转移表
- 由状态表画出状态图
- 由状态表/图归纳电路的逻辑功能
- 检查自启动能力（无效状态能否回到有效循环）
设计步骤（需求→电路）
- 分析需求，画出原始状态图
- 状态化简（隐含表法——找出等价状态并合并）
- 状态编码（状态分配——使用相邻分配法减少电路复杂度）
- 确定触发器类型和个数（2n ≥ 状态数）
- 由编码状态表推导激励函数（利用激励表）和输出函数
- 检查自启动（无效状态是否能回到有效循环，若不能需修改设计）
- 画出逻辑电路图
状态化简 —— 隐含表法
- 列出所有状态对，构造隐含表（三角形表格）
- 逐一检查每对状态是否等价（在所有输入下输出相同，且次态等价）
- 等价的状态可以合并为一个状态
- 化简后得到最小状态表
⭐状态编码（相邻分配法）：将次态相同、或有相同去向的状态分配相邻编码。这样在卡诺图化简时相邻项可以合并为更大的圈，从而简化激励函数。
自启动检查
⚠️若时序电路因干扰进入无效状态后不能自行回到有效循环，则称为不能自启动。设计时必须检查所有无效状态的次态，确保它们最终能进入有效循环。如果无法自启动，需要修改激励函数或增加额外的复位逻辑。
例：设计一个同步六进制加法计数器（000→001→010→011→100→101→000）
- 状态数6，需要3个触发器（2³=8≥6），有2个无效状态110和111
- 列出状态转移表
- 选用JK触发器，利用激励表写出J和K的卡诺图
- 化简得激励方程
- 检查自启动：110→?，111→?，确保能进入有效循环
- 画电路图
7 第7章 中规模集成电路
💡本章约占2-3道简答题。重点：74138、74153、555定时器。
7.1 并行加法器（串行进位 vs 超前进位）▶
| 类型 | 原理 | 速度 | 复杂度 |
|---|---|---|---|
| 串行进位（行波进位） | 低位进位逐级传到高位 | 慢（每位需等前一位进位稳定） | 简单 |
| 超前进位（先行进位） | 所有进位由专门的进位产生电路同时产生 | 快 | 复杂 |
进位产生函数：Gi = Ai·Bi
// 当Ai和Bi均为1时，本位一定产生进位
进位传递函数：Pi = Ai ⊕ Bi
// 当Ai⊕Bi=1时，低位进位可以通过本位传播
进位方程：Ci+1 = Gi + Pi·Ci
7.2 74138 译码器（3线-8线）▶
⭐74138是最常考的中规模芯片之一。
| 引脚 | 功能 |
|---|---|
| A2, A1, A0 | 3位地址输入（A2为最高位） |
| Y0~Y7 | 8个输出，低电平有效（active low） |
| S1, S2, S3 | 使能端：S1高有效，S2和S3低有效 仅当 S1=1 且 S2=0 且 S3=0 时芯片工作 |
功能：当使能有效时，根据地址A2A1A0的值（000~111），对应的输出Yi为0（有效），其余输出均为1。
每个输出 Yi = mi'（即最小项mi的反），其中mi是地址变量A2A1A0的第i个最小项。
💡可用74138配合与非门实现任意三变量（或更多，利用使能端级联）的组合逻辑函数。将函数的各最小项对应的输出接与非门即可。
7.3 74153 数据选择器（MUX, 4选1）▶
输出表达式：
Y = m0·D0 + m1·D1 + m2·D2 + m3·D3
= Σ mi·Di (i = 0,1,2,3)
// 其中 mi 是地址变量A1A0的最小项
// m0=A1'A0', m1=A1'A0, m2=A1A0', m3=A1A0
// Di 为数据输入端，使能 G 低有效
⭐用MUX实现逻辑函数：将函数变量接地址端，数据端Di接0、1、某变量或其反。这是必考题型。
例：用74153实现 F(A,B,C) = Σm(1,2,4,7)
3变量函数用4选1 MUX：取A,B接地址A1,A0。则：
当 AB=00: F = C'·1 + C·0 → 即 m0对应 F(0,0,C)=C'，所以 D0=C'
当 AB=01: F = C'·1 + C·1 → F(0,1,C)=1，所以 D1=1
当 AB=10: F = C'·1 + C·0 → F(1,0,C)=C'，所以 D2=C'
当 AB=11: F = C'·0 + C·1 → F(1,1,C)=C，所以 D3=C
即：D0=C', D1=1, D2=C', D3=C
7.4 74193 计数器（4位可逆）▶
| 控制端 | 功能 |
|---|---|
| CR（Clear） | 异步清零，低有效。=0时所有输出清零 |
| LD（Load） | 异步置数，低有效。=0时将D3D2D1D0送入输出 |
| CPU（Count Up） | 加计数时钟，上升沿触发 |
| CPD（Count Down） | 减计数时钟，上升沿触发 |
74193为4位二进制可逆计数器，既可加计数也可减计数。通过CR和LD端可实现任意进制（M<16）的计数器。
7.5 74194 寄存器（4位移位）▶
| S1 | S0 | 工作模式 | 说明 |
|---|---|---|---|
| 0 | 0 | 保持 | 输出不变 |
| 0 | 1 | 右移 | 在CP上升沿，数据由左向右移（DSR→Q0, Q0→Q1, Q1→Q2, Q2→Q3） |
| 1 | 0 | 左移 | 在CP上升沿，数据由右向左移（DSL→Q3, Q3→Q2, Q2→Q1, Q1→Q0） |
| 1 | 1 | 并行置入 | 在CP上升沿，D3D2D1D0并行送入寄存器 |
7.6 555定时器（重要！）▶
⭐555定时器是本章最重要的知识点，施密特触发器和多谐振荡器为高频考点。
555内部结构
- 3个5KΩ电阻串联分压 → 产生 1/3 Ucc 和 2/3 Ucc 两个参考电压
- 两个比较器：C1比较阈值端(TH)与2/3Ucc，C2比较触发端(TR)与1/3Ucc
- 一个基本RS触发器（由比较器输出控制）
- 一个放电晶体管（集电极开路输出）
施密特触发器（Schmitt Trigger）
上限阈值电压：UT+ = 2/3 UCC
下限阈值电压：UT- = 1/3 UCC
回差电压：ΔUT = UT+ - UT- = 1/3 UCC
原理：将TH和TR短接作为输入端。当输入从低升高超过2/3Ucc时，输出翻转(变低)；当输入从高降低低于1/3Ucc时，输出翻转(变高)。
多谐振荡器（Astable Multivibrator）
充电时间：T1 = (R1 + R2) · C · ln2 ≈ 0.693(R1+R2)C
放电时间：T2 = R2 · C · ln2 ≈ 0.693 R2C
振荡周期：T = T1 + T2 ≈ 0.693(R1 + 2R2)C
振荡频率：f = 1/T ≈ 1.44/(R1+2R2)C
占空比：q = T1/T = R1+R2/R1+2R2
⚠️注意：多谐振荡器的占空比始终大于50%（T1 > T2）。若需占空比≤50%，需在R2两端并联二极管改变充放电路径。
7.7 D/A 与 A/D 转换器▶
D/A转换器
分辨率：Resolution = 1/(2n - 1)
// n为位数，分辨率=最小输出电压/满量程输出电压
DAC0832：8位D/A转换器，内部两级缓冲寄存器（输入寄存器和DAC寄存器），支持双缓冲/单缓冲/直通三种工作方式。
A/D转换器
转换步骤：采样(Sample) → 保持(Hold) → 量化(Quantize) → 编码(Encode)
| 类型 | 原理 | 速度 | 精度 |
|---|---|---|---|
| 并行比较型 | 多个比较器同时比较 | 最快 | 一般（电路复杂，适合低位数） |
| 逐次逼近型 | DAC产生参考电压逐次逼近 | 较快 | 较高 |
| 双积分型 | 对输入电压积分后放电计时 | 最慢 | 最高（抗干扰强） |
ADC0809：8位逐次逼近型A/D转换器，8通道模拟输入（通过地址选择）。